ザイリンクス ISE® Design Suite 11 ソフトウェア リリースの新機能について説明します。
メモ : ISE の起動時にこのページが開かないようにするには、Project Navigator から [Edit] → [Preferences] → [ISE General] ページで [Open What's New document at startup] をオフにしてください。
ISE Design Suite 11 の新機能を示します。
ザイリンクス ソフトウェア製品とザイリンクス IP の一部を FLEXnet ライセンスを使用して提供
業界標準のライセンス方法でカスタマがデザイン ツールおよび IP の使用状況を確認可能
ソフトウェアおよびほぼすべての FLEXnet ライセンス IP 製品を 1 つの Web サイトからダウンロードおよびライセンス取得可能
IP 製品ラウンジからのライセンス取得は不要
CAD ツールまたはカスタマ ライセンス管理者がザイリンクス ソフトウェアおよび IP のライセンスを 1 つの Web ロケーションから管理可能
IP のライセンス取得をソフトウェア ライセンス取得に統合し、IP のライセンス取得に数日かかっていたのを数時間、場合によっては数分に短縮
フローティングおよび三重化冗長ライセンス サーバーをサポート
1 つのライセンスを複数のユーザーで共有することによりコストを削減可能
ノード ロック ライセンス キーでイーサネット MAC アドレス、ハード ドライブ シリアル番号、またはドングル ベースの FLEXids からのホスト ID を使用可能
IP ノード ロック ライセンスは以前はイーサネット MAC アドレスでのみサポート
ISE Design Suite : Logic Edition - 設計およびデバッグ用の完全なツールセット
ISE Foundation™ デザイン ツール、ISim、PlanAhead™ デザイン解析ツール、ChipScope™ Pro ツール、ChipScope Pro Serial IO ツールキット、CORE Generator™ システムが含まれます。
ISE Design Suite : Embedded Edition - ロジックおよびエンベデッド ツールを含むフロー
ISE Design Suite : Logic Edition とエンベデッド開発キット (EDK) (Xilinx Platform Studio (XPS) およびソフトウェア開発キット (SDK)) が含まれます。
ISE Design Suite : DSP Edition - ロジックおよびデジタル信号処理 (DSP) ツールを含むフロー
ISE Design Suite : Logic Edition と System Generator for DSP および AccelDSP™ 合成ツールが含まれます。
ISE Design Suite : System Edition - ISE Design Suite のソフトウェア製品すべてを含む完全なシステム レベル デザイン ソリューション
ISE Design Suite : Logic Edition、EDK、System Generator for DSP、および AccelDSP 合成ツールが含まれます。
ISE Foundation、ISE WebPACK™、ISim、PlanAhead、ChipScope Pro、および ChipScope Pro Serial IO ツールキットの新機能は、次のとおりです。
合成のランタイムを向上
デザインのサイズおよび複雑さによって、XST を 1.6 〜 2 倍の速度で実行
下位最適化を向上
配置配線のランタイムを 46% 削減
Linux で配置配線にマルチ スレッド サポートを追加
1 つのマシンで複数のプロセッサまたはコアを利用可能
Linux の Load Sharing Facility (LSF) および Sun Grid Engine (SGE) で SmartXplorer をサポート
タイミング クロージャ用に複数のホストでフロー コンパイルを実行
既存のコンピュータ クラスタ (LSF および SGE) に互換
アドバンス オプションを試行し、結果を照合できる使いやすいタイミング クロージャ ツールを提供
新しいネットリスト最適化オプションを利用
コマンド ラインまたは Project Navigator から使用可能
SmartXplorer により Windows 上の 1 つのマシンでの複数のプロセッサおよびコアをサポート
SmartGuide™ テクノロジを使用してランタイムを短縮
タイミングの向上よりもデザインの保持を優先
ISim インターフェイスを完全に再設計し、RTL シミュレーションを高速化
HDL コンパイラ (fuse) でマルチ処理をデフォルトでオンにし、コンパイル時間を 1/2 まで短縮
Synopsys VCS-MX、Cadence NC-Sim、および Mentor Graphics ModelSim/QuestaSim で SecureIP をサポート
最新の暗号化手法を利用してシミュレーション ランタイムを短縮
PowerPC® プロセッサ、MGT、PCIe® 規格などのハード IP のシミュレーション モデルでこの手法を利用
SmartModel よりも設定および使用がスムーズ
Project Navigator : 見た目、使いやすさ、応答速度を向上
ISE アプリケーションへの直接アクセスを向上
ツールの統合を改善し、System Generator for DSP、XPS、CORE Generator システムからのソース ファイルおよび制約ファイルの自動処理を向上
ソース制御およびユーザーによる直接編集用に ASCII プロジェクト ファイルをサポート
ツールおよびレポートを見つけやすいようにプロセスの表示およびデザイン サマリを整理
柔軟なウィンドウ レイアウトで Project Navigator の表示をニーズに合わせてカスタマイズ
PlanAhead を Project Navigator に統合
Floorplanner および PACE に代わって PlanAhead をフロアプラン、ピン配置に使用
PlanAhead を Project Navigator から直接起動
PlanAhead の制約を ISE プロジェクトのユーザー制約ファイル (UCF) に自動的に保存
PlanAhead のすべての機能を ISE で使用可能
ChipScope Pro を PlanAhead に統合
PlanAhead から ChipScope デバッグ コアを挿入可能
ChipScope コアをデザイン全体と共にフロアプラン可能
既存の ChipScope コア インスタンスを自動的に認識
ChipScope VIO コア用に Tcl スクリプト記述をサポート
ChipScope Analyzer での改善点
バスの作成および変更を向上
自動信号アノテーション用に Inserter プロジェクト ファイル (CDC) を BIT ファイルにリンク可能
PinAhead の統合により ISE で簡単にピン配置可能
合成前および合成後の段階をサポート
パーツ/パッケージを移行可能
デザイン ルール チェック (DRC) および同時スイッチ ノイズ (SSN) チェックを向上
改善されたデザイン指向の IBIS ファイル
IBISWriter で DCI および差動 I/O 規格をサポート
デバッグ機能を含む新しい RTL/Technology Viewer
回路図の描画を高速化
ロジック コーンを抽出し、内容を非表示にする機能を追加
Timing Analyzer での改善点
コンポーネントのスイッチ制限を配置配線およびタイミング解析中にチェック
デューティ サイクル、入力ジッタ、有効期間、データの到着、クロック エッジ/位相など、クロックおよび I/O 解析用に複数のパラメータを指定可能
すべてアーキテクチャでタイミング レポートからデータシートの遅延名に直接リンク
OFFSET 制約のクロック パスを含め、FPGA Editor にクロスプローブ
タイミング レポートの選択したセクションのみを印刷可能
ISim GUI での改善点
スタティック シミュレーションを開く新しいスタティック波形ビューアを導入
グラフィカル ユーザー インターフェイスを改善
スクロールおよびズーム機能を向上
新しい定規ツールにより計測を簡略化
仮想バスをサポート
信号のコピーを同じ波形に追加可能
PROM File Formatter を再構築
1 つのペインにすべてのコンフィギュレーション データを表示
各オプションおよび設定を説明するビルトインのヘルプ
ダイナミック消費電力削減
配置配線からダイナミック消費電力を 10% 削減
クリティカルなロジック コーンでのエレメントのスイッチを最小限に抑えるよう再合成 (VCD または SAIF アクティビティ ファイルに基づく)
垂直クロック スパインの使用を最小限に抑える配置
高アクティビティのエレメントをまとめる
MAP でのクロックのゲート化
消費電力の予測および解析を向上
ベクタを使用しない消費電力予測
消費電力の解析を向上
ワースト ケースが過小評価されないようにワースト ケースの消費電力予測を調整
XPE (Xilinx Power Estimator) で低消費電力スイッチを使用した際のダイナミック消費電力の削減を予測
ISim で SAIF (Switching Activity Interface Format) ファイルを生成可能
合成および配置配線でのメモリの使用率を 30% 削減
Project Navigator の応答とメモリ効率を向上
ISim のインターフェイスを再構築することによりメモリの使用率を削減
新しい目標ベースの最適化
配置配線でのグローバル最適化を消費電力、スピード、またはエリアのいずれかのモードで実行可能
XST でのエリアおよびパフォーマンス結果を向上
バイト ライト イネーブル モードでのブロック RAM の処理を向上
デュアル ポート BROM の処理を向上
DSP ブロックへのレジスタの挿入を向上
Virtex®-5 デバイスでのパフォーマンス調整を向上
ISE ヘルプ
情報を探しやすいよう変更
デザイン フローの手順に基づいて情報を整理
デザインのインプリメンテーション結果を解析および最適化するのに役立つセクションを追加
ISim ヘルプ
ソフトウェア フローに合わせて内容を変更
『ISim ユーザー ガイド』
マニュアル コレクションに『ISim ユーザー ガイド』が追加されました。 このユーザー ガイドには ISim ヘルプと同じ内容が含まれており、どちらもソフトウェアおよびザイリンクス Web サイトからアクセスできます。
『コマンド ライン ツール ユーザー ガイド』
『開発システム リファレンス ガイド』の名前が『コマンド ライン ツール ユーザー ガイド』に変更されました。 このガイドには、ザイリンクス開発システムの概要と FPGA および CPLD デバイス用のコマンド ライン インプリメンテーション ツールに関する情報が記載されています。
マニュアルのアップデート
ISE のマニュアルおよびオンライン ヘルプのアップデートが ISE ソフトウェアの XilinxUpdate ユーティリティで提供されるようになりました。 システムにインストールされている ISE のマニュアルを最新版にアップデートするには、[Help] → [XilinxUpdate] をクリックして XilinxUpdate を起動してください。 マニュアルの最新アップデートは、ザイリンクス ダウンロード ページ (japan.xilinx.com/download) からも入手できます。
SDK、EDK、XPS、およびエンベデッド IP の新機能は、次のとおりです。
SDK をスタンドアロンの開発ツールとして入手可能
ISE Design Suite すべてをインストールする必要がなくなり、インストール容量を大幅に削減
SDK に XPS からハードウェア プラットフォーム情報をインポート可能
EDK に SDK のライセンス シートを 1 つ、XPS のライセンス シートを 1 つ含む
SDK での改善点
SDK ワークスペースのロケーションは不要
ハードウェア仕様の変更を自動的に認識し、ソフトウェア プロジェクトを自動的に再同期
1 つのワークスペースで複数のソフトウェア プラットフォームおよびボード サポート パッケージ (BSP) プロジェクトをサポート
[C/C++ Projects] ビューを向上
BSP コンフィギュレーション ダイアログ ボックスを簡略化
テスト プログラムの作成を統合
テスト プログラムのリストを向上
ソフトウェア プロジェクトを異なるハードウェア システムに移行
ソフトウェア レポジトリをサポート
FPGA ダウンロード機能を統合
セーフ モード デバッグで未処理の例外状況を検出
プログラム スタートアップ ルーチンにブレークポイントを設定可能
マニュアルを向上およびチュートリアルをビルトイン
IP およびドライバのデータシートにハードウェア ハンドオフ ファイルに含まれるデザイン レポートからアクセス可能
ブロック ステートのときに MicroBlaze™ プロセッサ v7.20.a を停止可能
コマンド ライン XMD でディレクトリの自動完了および履歴をサポート
JRE のバージョンを 1.5 にアップデート
ソフトウェア プロジェクトのインポート機能を向上
ソフトウェア開発用に System Generator と SDK の統合をサポート
lwIP ライブラリをアップデート
XPS の改善点は、次のとおりです。
Base System Builder (BSB) でデュアル PPC、デュアル MicroBlaze、および混合プロセッサ システムを作成可能
デュアル プロセッサ デザインの自動化
FPGA でエンベデッド プロセッサを使用するための特殊な機能
デュアル PPC Virtex デバイスを利用
高システム パフォーマンス レベルを実現
資料およびサポート ページへ簡単にナビゲートできるようスタートアップ ページを変更
ISE と一致するようシミュレータ パスを明示的に設定可能
新しいプロジェクト アーカイブ機能
pcore のローカル コピーを自動作成
デザイン サマリ ページを統合
ハードウェア デザインを SDK にエクスポートする機能を追加
MPMC に MIG PHY 生成を統合
[System Assembly View] でバス インターフェイスおよびポートをより簡単にフィルタ処理できるようになり、デザインの特定の部分のみを表示することが可能
メッセージに番号が付けられ、デザイン サマリでメッセージをフィルタ処理可能
[System Assembly View] の [Address] タブにプロセッサ インスタンス特定のアドレス マップを表示
デザインの変更中に XPS でフィードバックおよび DRC を即時に実行
以前のバージョンの変更情報も含むエンベデッド IP の包括的な変更履歴
エンベデッド ソフトウェア開発機能は XPS から廃止予定 (将来のリリースで削除)
Clock Generator GUI をシステムの変更を自動的にアップデートされるよう変更
同期化を向上し、XPS プロジェクトを再コンパイルする必要性を除去
エンベデッド モジュールの UCF 制約を FPGA インプリメンテーション フローに自動的に統合
MicroBlaze
ライト バック キャッシュ
アトミック テストおよびセット命令
デバッグを改善
Multi-Port Memory Controller (MPMC)
デバッグ レジスタ、PHY に対するソフトウェア制御を提供
MIG 3.0 PHY をサポート
MIG PHY の生成を XPS に統合
MicroBlaze および MPMC の最適化
フットプリントの小さいデュアル キャッシュ リンク インターフェイス
Microblaze により MPMC 制御レジスタに直接アクセス
すべての OPB および PLBv34 コアは廃止予定 (ブリッジおよびバスを除く)
xps_ll_temac
リソースを削減 (使用される BUFG およびブロック RAM の数を削減)
より効率的な FIFO 制御により RX のパフォーマンスを向上
plbv46_pcie
ブロック プラス ラッパを暗号化されたヘルパ コアに分割
最上位をオープン ソースに変更
x4 および x9 のサポートを追加
usb2_device
フットプリントを小型化
パフォーマンスを向上
アップデートの詳細は、各コアの履歴ファイルを参照してください。
System Generator、AccelDSP、および DSP IP の新機能は、次のとおりです。
System Generator for DSP および AccelDSP の両方で MATLAB® R2008 ソフトウェアをサポート
Linux サポート
Red Hat Enterprise Linux 4 WS (32 または 64 ビット)
SDK を統合
System Generator から SDK を起動し、エンベデッド プロセッサ上で実行されるソフトウェアを変更可能
IP のバージョン管理
古いバージョンの IP は新しいバージョンに置換
最新版でないザイリンクス IP コアに対して警告メッセージを表示
最新版でない IP を含むデザインのサマリ レポートを生成
サンプル デザインをアップデート
最新の IP および最新のデバイスを使用したサンプル デザイン
XReport を統合
XReports を System Generator から直接起動可能
新規 IP およびアップデートされた IP
Virtex-5 および Spartan®-3A ファミリ デバイスのサポートを含む新規ブロック : CORDIC 4.0、Complex Multiplier 3.0
基本機能ブロックをバージョン 11.0 にアップデート : Adder Subtractor、Accumulator、Binary Counter、Multiplier、Addressable Shift Register
Block Memory Generator 3.1、Distributed Memory Generator 4.1、および FIFO Generator 5.1 を使用するよう次のメモリ ブロックをアップデート : Single Port RAM、Dual Port RAM、ROM、FIFO、Shared Memory、To FIFO、および From FIFO
高パフォーマンスのサンプル デザイン
最新のシリコンをターゲットとし、高周波数でインプリメントするようアップデート
固定小数点レポートを改善し、QoR を向上
新しいタブで最大演算子、最大アレイ、およびアーキテクチャ情報を詳細に表示可能
LogiCORE™ システム パフォーマンスでの改善点
VHDL フローで LogiCORE の使用をデフォルトに設定
加算器および減算器をサポート
LogiCORE パラメータを GUI でサポート
高パフォーマンスを達成するため、すべての入力および出力に複数のレジスタを追加可能
メモリ マップの改善点
新規オプション ram_threshold により自動的にアレイを RAM にマップ
sp_sync_ram および sp_sync_rom を削除し、dp_sync_ram で置換
新規オプション array_access_guard でスケジューリング最適化を制御
AccelWare™ リファレンス デザインのタブおよび参照を削除
AccelWare でサポートされていた MATLAB 機能はすべて AccelDSP でサポート
CORE Generator および IP コアの新機能は、次のとおりです。
新規 IP コア
数値演算ファンクション
Multiply Adder v2.0 : Xtreme DSP™ スライスを使用して、2 つのオペランドを乗算し、完全精度の積を 3 つめのオペランドに加算または 3 つめのオペランドから減算
Multiply Accumulator v2.0 : Xtreme DSP スライスを使用して、2 つのオペランド (乗数と被乗数) を乗算し、生成された積を以前の結果に加算または以前の結果から減算
ビデオおよび画像処理
Color Correction Matrix v1.0 : ビデオ データ ストリームの色修正用の、Xtreme DSP スライスを使用した高度に最適化された定数係数マトリックス乗算器コア
Color Filter Array Interpolation v1.0 : RAW センサ データと RGB 色ドメインの補間に使用する高質のハードウェア ブロック
Defective Pixel Correction v1.0 : 欠陥ピクセルを自動的に検出し、近傍のピクセルに基づく補間値を使用してリアルタイムに修正するために最適化された IP
Gamma Correction v1.0 : ガンマ調整用にピクセルごとに値を調整するための完全にテストされ、最適化されたハードウェア ブロック
Image Processing Pipeline v1.0 : さまざまな機能および最適化を含むパラメータを使用して CMOS/CCD センサから画像を自動的に生成する専用ハードウェア コア
Video Scaler v1.0 : 多相補間から線形補間までのさまざまなデザインに使用可能なスケーリング ソリューション
IP コアのアップデート
このリリースでアップデートされたコアのリストは、japan.xilinx.com/ipcenter/coregen/11_1_datasheets.htm を参照してください。
詳細は、japan.xilinx.com/ipcenter/coregen/updates_11_1.htm を参照してください。
CORE Generator の新機能
IP カタログ
CORE Generator でプロジェクトを開かなくても IP カタログを表示
ファンクション別および名前によるキーワード検索を改善
[All IP versions] をオンにすることにより、新しいバージョンに置き換えられた IP コア ([Superseded]) および廃止予定の IP コア ([Discontinued]) を表示可能
[Only IP compatible with chosen part] をオンにすることにより、選択されたデバイス ファミリでサポートされる IP コアのみを表示可能
IP 出力
ISE プロジェクト ファイルの生成により IP コアの Project Navigator への統合および管理を簡易化
一部のビデオおよび画像処理コアで EDK pcore を生成することにより IP コアの XPS プロジェクトへの統合および管理を簡易化
次のコアに最新バージョンへの自動アップグレード機能を追加 : Adder Subtracter、Accumulator、Binary Counter、Block Memory Generator、Complex Multiplier、CORDIC、Multiplier、および RAM-based Shift Register
すべてのプロジェクト IP コアを以前とは異なるプロジェクト設定で際生成する機能を追加
テクニカル サポートが必要な場合は、http://japan.xilinx.com/support にアクセスしてください。このサイトから、アンサー データベース、フォーラムなどにアクセスし、問題解決に役立つ情報を入手できます。これらの情報を参照しても問題を解決できない場合は、ウェブケースを開いてテクニカル サポート エンジニアにご連絡ください。
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